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Con l aumentare del livello di integrazione sui chip, i sistemi multipro- cessore sono passati dalle implementazioni di sistemi multi-chip a sistemi a singolo chip. Per raggiungere prestazioni otti- mali, tali sistemi necessitano di una comunicazione ad elevata banda e bassa latenza sia tra processore e processore che tra gli stessi e le memorie cache. La gestione delle cache di basso livello rappresenta quindi una sfida importante, specialmente nell affrontare il problema di garantire la riduzione delle miss off-chip e contestualmente di dover gestire linee di comunicazione on-chip lente. l presente lavoro di tesi si propone di progettare, realizzare e testare una architettura di cache basata sui tipi D-NUCA e Re-NUCA per sistemi CMP, in cui viene applicato il meccanismo di Victim Cache ed adattato ad una struttura in backset come quella dei sistemi CMP in analisi.

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Laurea triennale al Politecnico di Bari e specialistica all´università di Pisa. Ha lavorato nel campo della sicurezza informatica per Ericsson Italia e Sun Microsystems, e come consulente informatico per Hawlett-Packard. Attualmente dottorando di ricerca in INRIA (FR), dove lavora alla progettazione di CPU ad alte prestazioni.

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